문서의 임의 삭제는 제재 대상으로, 문서를 삭제하려면 삭제 토론을 진행해야 합니다. 문서 보기문서 삭제토론 EDA (문단 편집) === HDL Simulator === ||<:> 공급사 || 프로그램 명 || 비고 || || [[케이던스 디자인 시스템즈|Cadence]] || Xcelium || (구) Incisive || || [[시높시스|Synopsys]] || VCS || || || [[지멘스 EDA|Siemens EDA]] || ModelSim || || || Aldec || RIVIERA-PRO || || || Veripool || Verilator || Freeware [[https://www.veripool.org/verilator/|#]] || Logic 설계 및 시뮬레이션 프로그램. 학과에서 논리회로 수업을 듣는 경우 알고리즘 내용을 듣게 되는데, 작성된 알고리즘에 대해 실제 동작 시 발생하는 Latency나 오동작이 발생하는 예외 등을 Test 해보는 때에 Verilog Simulator를 사용하게 된다. 이쪽 프로그램은 개발이 용이하다보니 Open Source인 경우도 존재한다. 세부적인 목록은 링크 참고[[https://en.wikipedia.org/wiki/List_of_HDL_simulators|#]]저장 버튼을 클릭하면 당신이 기여한 내용을 CC-BY-NC-SA 2.0 KR으로 배포하고,기여한 문서에 대한 하이퍼링크나 URL을 이용하여 저작자 표시를 하는 것으로 충분하다는 데 동의하는 것입니다.이 동의는 철회할 수 없습니다.캡챠저장미리보기