[[분류:AMD]]
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[목차]
== 용어 ==
 * Configurable Logic Blocks, CLB
 * Clock Management Tile, CMT:
 * 동작 온도 범위
  * 상용(Commercial, C): 0°C to +85°C
  * 확장(Extended, E): 0°C to +100°C
  * 산업용(Industrial, I): -40°C to +100°C
  * 확장(Expanded, Q): -40°C to +125°C

== 6 Series (45 nm) ==
=== Spartan 6 FPGA ===
 * 하나의 CLB 슬라이스는 4개의 6-input LUT 및 8개의 플립플롭으로 구성됨
  * 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
  * 일부 슬라이스는 LUT를 RAM으로 사용 가능 (Distributed RAM)
 * DSP48A1 슬라이스는 18 x 18 승산기 1개, 48비트 가산기 1개, 누산기로 구성됨
 [[파일:DSP48A1-Slice.jpg]]
 * 블록 RAM은 18 Kb 또는 2개의 9 Kb RAM으로 구성됨
 * CMT 하나는 DCM 2개와 PLL 1개로 구성됨
 * 동작 온도 범위: 상용(C), 산업용(I)

로직 사양
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM[br](Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<|2> 설정 메모리[br](Mb) ||
||<rowbgcolor=#f26522><rowcolor=white> LUT || FF || 분산 RAM[br](Kb) ||
||<-9><bgcolor=#f8981d,#793211><color=white> Spartan 6 LX ||
||<colbgcolor=black><colcolor=white>XC6SLX4 || 3,840|| 2,400|| 4,800|| 75|| 216|| 8|| 2|| 2.7||
||XC6SLX9 || 9,152|| 5,720|| 11,440|| 90|| 576|| 16|| 2|| 2.7||
||XC6SLX16 || 14,579|| 9,112|| 18,224|| 136|| 576|| 32|| 2|| 3.7||
||XC6SLX25 || 24,051|| 15,032|| 30,064|| 229|| 936|| 38|| 2|| 6.4||
||XC6SLX45 || 43,661|| 27,288|| 54,576|| 401|| 2,088|| 58|| 4|| 11.9||
||XC6SLX75 || 74,637|| 46,648|| 93,296|| 692|| 3,096|| 132|| 6|| 19.6||
||XC6SLX100 || 101,261|| 63,288|| 126,576|| 976|| 4,824|| 180|| 6|| 26.5||
||XC6SLX150 || 147,443|| 92,152|| 184,304|| 1,355|| 4,824|| 180|| 6|| 33.8||
||<-9><bgcolor=#f8981d,#793211><color=white> Spartan 6 LXT ||
||XC6SLX25T || 24,051|| 15,032|| 30,064|| 229|| 936|| 38|| 2|| 6.4||
||XC6SLX45T || 43,661|| 27,288|| 54,576|| 401|| 2,088|| 58|| 4|| 11.9||
||XC6SLX75T || 74,637|| 46,648|| 93,296|| 692|| 3,096|| 132|| 6|| 19.6||
||XC6SLX100T || 101,261|| 63,288|| 126,576|| 976|| 4,824|| 180|| 6|| 26.5||
||XC6SLX150T || 147,443|| 92,152|| 184,304|| 1,355|| 4,824|| 180|| 6|| 33.8||}}}
I/O 및 Speed Grade 사양
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<-2> 송수신기 ||<-3> 메모리 컨트롤러 ||<-3> PCIe ||<-2> 최대 I/O ||<|2> Speed Grade ||
||<rowbgcolor=#f26522><rowcolor=white> 개수 || 속도 || 개수 || 규격 || MT/s|| Endpoint || 버전 || 레인 수 || 단일 종단 || 차동 ||
||<-12><bgcolor=#f8981d,#793211><color=white> Spartan 6 LX ||
||<colbgcolor=black><colcolor=white>XC6SLX4 || - || - || 0|| - || - || - || - || - || 132|| 66|| -1L, -2, -3 ||
||XC6SLX9 || - || - || 2|| DDR3 || 800|| - || - || - || 200|| 100|| -1L, -2, -3, -3N ||
||XC6SLX16 || - || - || 2|| DDR3 || 800|| - || - || - || 232|| 116|| -1L, -2, -3, -3N ||
||XC6SLX25 || - || - || 2|| DDR3 || 800|| - || - || - || 266|| 133|| -1L, -2, -3, -3N ||
||XC6SLX45 || - || - || 2|| DDR3 || 800|| - || - || - || 358|| 179|| -1L, -2, -3, -3N ||
||XC6SLX75 || - || - || 4|| DDR3 || 800|| - || - || - || 408|| 204|| -1L, -2, -3, -3N ||
||XC6SLX100 || - || - || 4|| DDR3 || 800|| - || - || - || 480|| 240|| -1L, -2, -3, -3N ||
||XC6SLX200 || - || - || 4|| DDR3 || 800|| - || - || - || 576|| 288|| -1L, -2, -3, -3N ||
||<-12><bgcolor=#f8981d,#793211><color=white> Spartan 6 LXT ||
||XC6SLX25T || 2|| 3.2 Gb/s|| 2|| DDR3 || 800|| 1|| 1.1 || 1|| 250|| 125|| -2, -3, -3N ||
||XC6SLX45T || 4|| 3.2 Gb/s|| 2|| DDR3 || 800|| 1|| 1.1 || 1|| 296|| 148|| -2, -3, -3N ||
||XC6SLX75T || 8|| 3.2 Gb/s|| 4|| DDR3 || 800|| 1|| 1.1 || 1|| 348|| 174|| -2, -3, -3N ||
||XC6SLX100T || 8|| 3.2 Gb/s|| 4|| DDR3 || 800|| 1|| 1.1 || 1|| 498|| 249|| -2, -3, -3N ||
||XC6SLX200T || 8|| 3.2 Gb/s|| 4|| DDR3 || 800|| 1|| 1.1 || 1|| 540|| 270|| -2, -3, -3N ||}}}
== 7 Series (28 nm) ==
 * 하나의 CLB 슬라이스는 4개의 6-input LUT 및 8개의 플립플롭으로 구성됨
  * 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
  * 일부 슬라이스는 LUT를 RAM으로 사용 가능 (Distributed RAM)
 * DSP48E1 슬라이스는 25 x 18 승산기 1개, 48비트 가산기 1개, pre-adder, 누산기로 구성됨
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><colbgcolor=#f26522><colcolor=white><-2> 사양 ||<rowbgcolor=black><rowcolor=white> Spartan 7 || Artix 7 || Kintex 7 || Virtex 7 ||
||<-2>로직 셀 || 6K-102K || 13K-215K || 66K-478K || 583K-1,955K ||
||<|3>CLB ||<colbgcolor=#f26522><colcolor=white>LUT || 3.8K-64K || 8K-135K || 41K-299K || 204K-1,222K ||
||FF || 7.5K-128K || 16K-269K || 82K-597K || 408K-2,443K ||
||분산 RAM || 70Kb-1.07Mb || 171Kb-2.8Mb || 0.8-6.6Mb || 4.3-21Mb ||
||<-2>블록 RAM || 180Kb-4.2Mb || 0.7-12.8Mb || 4.7-34Mb || 28-66Mb ||
||<-2>Microblaze || ~260 DMIPs || ~303 DMIPs || ~438 DMIPs || ~441 DMIPs ||
||<|2>DSP ||슬라이스 수 || ~160 || ~740 || ~1,920 || ~3,600 ||
||성능 || ~176 GMAC/s || ~929 GMAC/s || ~2,845 GMAC/s || ~5,335 GMAC/s ||
||<-2>CMT || 2-8 || 3-10 || 6-10 || 12-24 ||
||<-2>PCIe || - || x4 Gen 2 || x8 Gen 2 || 2-4 x8 Gen 3 ||
||<|2>메모리 ||규격 || DDR3 || DDR3 || DDR3 || DDR3 ||
|| MT/s|| 800 || 1,066 || 1,866 || 1,866 ||
||<|2>I/O || 핀 수|| 100-400 || 150-500 || 300-500 || 300-1,200 ||
|| 전압|| 1.2V-3.3V || 1.2V-3.3V || 1.2V-3.3V || 1.2V-3.3V ||}}}
=== Spartan 7 FPGA ===
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM[br](Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
||<rowbgcolor=#f26522><rowcolor=white> LUT || FF || 분산 RAM[br](Kb) || 상용(C) || 산업용(I) || 확장(Q) ||
||<colbgcolor=black><colcolor=white>XC7S6 || 6,000|| 3,750|| 7,500|| 70|| 180|| 10|| 2|| -1, -2 || -1, -2, -1L || -1 ||
||XC7S15 || 12,800|| 8,000|| 16,000|| 150|| 360|| 20|| 2|| -1, -2 || -1, -2, -1L || -1 ||
||XC7S25 || 23,360|| 14,600|| 29,200|| 313|| 1,620|| 80|| 3|| -1, -2 || -1, -2, -1L || -1 ||
||XC7S50 || 52,160|| 32,600|| 65,200|| 600|| 2,700|| 120|| 5|| -1, -2 || -1, -2, -1L || -1 ||
||XC7S75 || 76,800|| 48,000|| 96,000|| 832|| 3,240|| 140|| 8|| -1, -2 || -1, -2, -1L || -1 ||
||XC7S100 || 102,400|| 64,000|| 128,000|| 1,100|| 4,320|| 160|| 8|| -1, -2 || -1, -2, -1L || -1 ||}}}
=== Artix 7 FPGA ===
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM[br](Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||<-3> Speed Grade ||
||<rowbgcolor=#f26522><rowcolor=white> LUT || FF || 분산 RAM[br](Kb) || 상용(C) || 확장(E) || 산업용(I) ||
||<colbgcolor=black><colcolor=white>XC7A12T || 12,800|| 8,000|| 16,000|| 171|| 720|| 40|| 3|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A15T || 16,640|| 10,400|| 20,800|| 200|| 900|| 45|| 5|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A25T || 23,360|| 14,600|| 29,200|| 313|| 1,620|| 80|| 3|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A35T || 33,280|| 20,800|| 41,600|| 400|| 1,800|| 90|| 5|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A50T || 52,160|| 32,600|| 65,200|| 600|| 2,700|| 120|| 5|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A75T || 75,520|| 47,200|| 94,400|| 892|| 3,780|| 180|| 6|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A100T || 101,440|| 63,400|| 126,800|| 1,188|| 4,860|| 240|| 6|| -1, -2 || -2L, 3 || -1, -2, -1L ||
||XC7A200T || 215,360|| 134,600|| 269,200|| 2,888|| 13,140|| 740|| 10|| -1, -2 || -2L, 3 || -1, -2, -1L ||
}}}
=== Kintex 7 FPGA ===
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM[br](Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||
||<rowbgcolor=#f26522><rowcolor=white> LUT || FF || 분산 RAM[br](Kb) ||}}}
=== Virtex 7 FPGA ===
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><rowbgcolor=#f26522><rowcolor=white><|2> 모델명 ||<|2> 로직 셀 ||<-3> CLB ||<|2> 블록 RAM[br](Kb) ||<|2> DSP 슬라이스 ||<|2> CMT ||
||<rowbgcolor=#f26522><rowcolor=white> LUT || FF || 분산 RAM[br](Kb) ||
||<colbgcolor=black><colcolor=white>XC7V585T || 582,720|| 364,200|| 728,400|| 6,938|| 28,620|| 1,260|| 18||
||XC7V2000T || 1,954,560|| 1,221,600|| 2,443,200|| 21,550|| 46,512|| 2,160|| 24||}}}
=== Zynq 7000 SoC ===

== UltraScale (20 nm) ==
 * 하나의 CLB 슬라이스는 8개의 6-input LUT 및 16개의 플립플롭으로 구성됨
  * 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
  * 일부 슬라이스는 LUT를 RAM으로 사용 가능 (Distributed RAM)
=== Kintex UltraScale ===
=== Virtex UltraScale ===

== UltraScale+ (16 nm) ==
 * 하나의 CLB 슬라이스는 8개의 6-input LUT 및 16개의 플립플롭으로 구성됨
  * 하나의 6-input LUT은 동일한 입력을 받는 2개의 5-input LUT으로 구성 가능
  * 일부 슬라이스는 LUT를 RAM으로 사용 가능 (Distributed RAM)
{{{#!wiki style="word-break: keep-all"
||<table align=center><tablebordercolor=#f26522><colbgcolor=#f26522><colcolor=white><-2> 사양 ||<rowbgcolor=black><rowcolor=white> Artix[br]UltraScale+ || Kintex[br]UltraScale+ || Virtex[br]UltraScale+ ||
||<-2>로직 셀 || 82K-308K || 356K-1,843K || 862K-8,938K ||
||<|3>CLB ||<colbgcolor=#f26522><colcolor=white>LUT || 37K-141K || 163K-842K || 394K-4,086K ||
||FF || 75K-282K || 325K-1,685K || 788K-8,172K ||
||분산 RAM || 1.1-4.7Mb || 4.7-11.6Mb || 12.0-58.4Mb ||
||<-2>블록 RAM || 3.5-10.5Mb || 12.7-60.8Mb || 23.6-94.5Mb ||
||<-2>UltraRAM || - || 0-81Mb || 90-360Mb ||
||<|2>DSP ||슬라이스 수 || 216-1,200 || 1,368-3,528 || 1,320-12,288 ||
||성능 || ~1,860 GMAC/s || ~6,287 GMAC/s || ~21,897 GMAC/s ||
||<-2>CMT || 2-4 || 4-11 || 10-40 ||
||<-2>PCIe || ~x16 Gen 3 || ~5x16 Gen 3 || ~6x16 Gen 3 ||
||<|2>메모리 ||규격 || DDR4 || DDR4 || DDR4 ||
|| MT/s|| 2,400 || 2,666 || 2,666 ||
||I/O || 핀 수|| 128-304 || 280-668 || 208-2,072 ||}}}
=== Spartan UltraScale+ (출시 예정) ===
=== Artix UltraScale+ ===
=== Kintex UltraScale+ ===
=== Virtex UltraScale+ ===
=== Zynq UltraScale+ MPSoC ===
=== Zynq UltraScale+ RFSoC ===

== Versal (7 nm) ==
=== Versal AI Edge Series ===
=== Versal AI Core Series ===
=== Versal Prime Series ===
=== Versal Premium Series ===
=== Versal HBM Series ===